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Electronic

#ASIC #Digital Design #DRAM #EDA #FPGA #FSM #LibreLane #Memory Controller #MPW #OpenROAD #PDK #RTL #RTL-to-GDSII #SDRAM #SkyWater130 #SRAM #Synthesis #SystemVerilog #Tapeout #Timing #Tiny Tapeout #Verilog #Yosys

共 2 篇文章

从零开始用 SystemVerilog 手写一个 SDRAM 控制器

本文面向已经会写一点 SystemVerilog，但几乎完全不了解内存芯片工作原理的读者。我们会从“为什么内存不能像寄存器一样直接读写”开始，一步步讲到 SDRAM（Synchronous Dynamic Random Access Memory，同步动态随机存取存储器）的内部结构、命令编码、初始化流程、刷新机制、读写时序，最后通过我写的开源项目 SDRAM...

SDRAMDRAMMemory ControllerSystemVerilogFPGARTLVerilogDigital DesignTimingFSM+10

SDRAM DRAM Memory Controller SystemVerilog FPGA RTL Verilog Digital Design Timing FSM

2026年6月15日 · zh-Hans-CN

Electronic+1

从沙子到芯片：一文读懂集成电路的设计与制造，以及如何用 LibreLane 免费做一颗自己的芯片

本文面向完全没有接触过 IC（Integrated Circuit，集成电路）设计和流片的读者，将用科普的视角从最基础的概念开始介绍，并在每个英文专业缩写第一次出现时标注其完整英文全称和中文翻译。

LibreLaneASICSRAMSynthesisRTL-to-GDSIIYosysOpenROADSkyWater130EDAPDKTapeoutMPWTiny Tapeout+13

LibreLane ASIC SRAM Synthesis RTL-to-GDSII Yosys OpenROAD SkyWater130 EDA PDK Tapeout MPW Tiny Tapeout

2026年6月13日 · zh-Hans-CN

Electronic+1